From cdfeabcefba6b959cc2130ed8c4da09f3b8dc3ca Mon Sep 17 00:00:00 2001 From: Cyril Koenig Date: Mon, 17 Jun 2024 23:26:28 +0200 Subject: [PATCH] fpga: Correct Xilinx IP verilog to follow the standard --- .../carfield_ip/src/carfield_xilinx_ip.v | 236 +++++++++--------- 1 file changed, 118 insertions(+), 118 deletions(-) diff --git a/target/xilinx/xilinx_ips/carfield_ip/src/carfield_xilinx_ip.v b/target/xilinx/xilinx_ips/carfield_ip/src/carfield_xilinx_ip.v index c21e4334..3f87e6b7 100644 --- a/target/xilinx/xilinx_ips/carfield_ip/src/carfield_xilinx_ip.v +++ b/target/xilinx/xilinx_ips/carfield_ip/src/carfield_xilinx_ip.v @@ -320,134 +320,134 @@ module carfield_xilinx_ip // Hyperram pads - .pad_hyper_csn, - .pad_hyper_ck, - .pad_hyper_ckn, - .pad_hyper_rwds, + .pad_hyper_csn(pad_hyper_csn), + .pad_hyper_ck(pad_hyper_ck), + .pad_hyper_ckn(pad_hyper_ckn), + .pad_hyper_rwds(pad_hyper_rwds), // .pad_hyper_reset, - .pad_hyper_dq, + .pad_hyper_dq(pad_hyper_dq), // Dram axi - .dram_axi_m_axi_awid, - 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