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fileheader.configObj.showErrorMessage
一个清楚而简洁的bug描述。
注释设置(必填):
VsCode设置:
// 配置填在这里面
如:test.js 的后缀为 js
你生成的注释为: /* +FHDR------------------------------------------------------------- Copyright (c) 2024 by xxxxxx, All Rights Reserved. Author: XXXXXX E-mail: XXXXXXXX Date: 2024-03-09 23:21:52 FilePath: \Pythonc:\Job\Verilog\UART\UART_RCVR\Control_Unit.v //这里正确的路径应该是C:\Job\Verilog\UART\UART_RCVR\Control_Unit.v Description: Revision: PIPELINE(Latency): N's Clock LastEditors: XXXXXXX LastEditTime: 2024-03-11 22:33:51 -FHDR------------------------------------------------------------- */
// 注释贴在这里面
也可以贴上截图:
预期得到的注释/行为:
// 预期行为的注释贴在这里
如果方便的话,添加截图来帮助解释你的问题:
在这里添加关于这个问题的任何其他上下文。
怎么生成错误日志?
The text was updated successfully, but these errors were encountered:
No branches or pull requests
注意!很多问题都可以在配置字段查看所有配置中和issue里得到解决!
注意!很多问题都可以在配置字段查看所有配置中和issue里得到解决!
注意!很多问题都可以在配置字段查看所有配置中和issue里得到解决!
注意:
fileheader.configObj.showErrorMessage
看看没有没有报错信息注意!请一定要按照规范来提Issue,这样问题能更快的得到解决!
注意!请一定要按照规范来提Issue,这样问题能更快的得到解决!
注意!请一定要按照规范来提Issue,这样问题能更快的得到解决!
描述bug(必填)
一个清楚而简洁的bug描述。
注释设置(必填):
VsCode设置:
// 配置填在这里面
文件后缀(必填):
如:test.js 的后缀为 js
你得到的注释(必填):
你生成的注释为:
/*
+FHDR-------------------------------------------------------------
Copyright (c) 2024 by xxxxxx, All Rights Reserved.
Author: XXXXXX
E-mail: XXXXXXXX
Date: 2024-03-09 23:21:52
FilePath: \Pythonc:\Job\Verilog\UART\UART_RCVR\Control_Unit.v //这里正确的路径应该是C:\Job\Verilog\UART\UART_RCVR\Control_Unit.v
Description:
Revision:
PIPELINE(Latency): N's Clock
LastEditors: XXXXXXX
LastEditTime: 2024-03-11 22:33:51
-FHDR-------------------------------------------------------------
*/
// 注释贴在这里面
也可以贴上截图:
预期的行为(必填):
预期得到的注释/行为:
// 预期行为的注释贴在这里
也可以贴上截图:
屏幕截图(选填)
如果方便的话,添加截图来帮助解释你的问题:
问题相关(选填)
在这里添加关于这个问题的任何其他上下文。
错误日志(选填):
怎么生成错误日志?
The text was updated successfully, but these errors were encountered: