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/*
* ZynqMP interrupt mappings
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* Copyright (c) 2016, Xilinx Inc
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* (INCLUDING NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF THIS
* SOFTWARE, EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.
*/
#define __acells__ 0 0
<__acells__ RPU0_PERF_MON_IRQ_0 __intc__ 0 RPU0_PERF_MON_IRQ_0 4>,
<__acells__ RPU1_PERF_MON_IRQ_0 __intc__ 0 RPU1_PERF_MON_IRQ_0 4>,
<__acells__ OCMINTR_IRQ_0 __intc__ 0 OCMINTR_IRQ_0 4>,
<__acells__ AIB_APB_IRQ_0 __intc__ 0 AIB_APB_IRQ_0 4>,
<__acells__ IPI_APB_IRQ_0 __intc__ 0 IPI_APB_IRQ_0 4>,
<__acells__ PMU_ADDR_IRQ_0 __intc__ 0 PMU_ADDR_IRQ_0 4>,
<__acells__ CRL_int_IRQ_0 __intc__ 0 CRL_int_IRQ_0 4>,
<__acells__ AFI6_APB_IRQ_0 __intc__ 0 AFI6_APB_IRQ_0 4>,
<__acells__ RTC_APB_IRQ_0 __intc__ 0 RTC_APB_IRQ_0 4>,
<__acells__ IOU_NS_APB_IRQ_0 __intc__ 0 IOU_NS_APB_IRQ_0 4>,
<__acells__ IOU_S_APB_IRQ_0 __intc__ 0 IOU_S_APB_IRQ_0 4>,
<__acells__ RSA__APB_IRQ_0 __intc__ 0 RSA__APB_IRQ_0 4>,
<__acells__ BBRAM__APB_IRQ_0 __intc__ 0 BBRAM__APB_IRQ_0 4>,
<__acells__ USB3_0_APB_IRQ_0 __intc__ 0 USB3_0_APB_IRQ_0 4>,
<__acells__ USB3_1_APB_IRQ_0 __intc__ 0 USB3_1_APB_IRQ_0 4>,
<__acells__ LPD_S_APB_IRQ_0 __intc__ 0 LPD_S_APB_IRQ_0 4>,
<__acells__ LPD_NS_APB_IRQ_0 __intc__ 0 LPD_NS_APB_IRQ_0 4>,
<__acells__ RPU0_ECC_IRQ_0 __intc__ 0 RPU0_ECC_IRQ_0 4>,
<__acells__ RPU1_ECC_IRQ_0 __intc__ 0 RPU1_ECC_IRQ_0 4>,
<__acells__ NAND_IRQ_0 __intc__ 0 NAND_IRQ_0 4>,
<__acells__ QSPI_IRQ_0 __intc__ 0 QSPI_IRQ_0 4>,
<__acells__ GPIO_IRQ_0 __intc__ 0 GPIO_IRQ_0 4>,
<__acells__ I2C0_IRQ_0 __intc__ 0 I2C0_IRQ_0 4>,
<__acells__ I2C1_IRQ_0 __intc__ 0 I2C1_IRQ_0 4>,
<__acells__ SPI0_IRQ_0 __intc__ 0 SPI0_IRQ_0 4>,
<__acells__ SPI1_IRQ_0 __intc__ 0 SPI1_IRQ_0 4>,
<__acells__ UART0_IRQ_0 __intc__ 0 UART0_IRQ_0 4>,
<__acells__ UART1_IRQ_0 __intc__ 0 UART1_IRQ_0 4>,
<__acells__ CAN0_IRQ_0 __intc__ 0 CAN0_IRQ_0 4>,
<__acells__ CAN1_IRQ_0 __intc__ 0 CAN1_IRQ_0 4>,
<__acells__ APM_INTC_OCM_IRQ_0 __intc__ 0 APM_INTC_OCM_IRQ_0 4>,
<__acells__ APM_LPD_FPD_IRQ_0 __intc__ 0 APM_LPD_FPD_IRQ_0 4>,
<__acells__ RTC_ALARM_IRQ_0 __intc__ 0 RTC_ALARM_IRQ_0 4>,
<__acells__ RTC_SECONDS_IRQ_0 __intc__ 0 RTC_SECONDS_IRQ_0 4>,
<__acells__ CLKMON_IRQ_0 __intc__ 0 CLKMON_IRQ_0 4>,
<__acells__ PL_IPI0_IRQ_0 __intc__ 0 PL_IPI0_IRQ_0 4>,
<__acells__ PL_IPI1_IRQ_0 __intc__ 0 PL_IPI1_IRQ_0 4>,
<__acells__ PL_IPI2_IRQ_0 __intc__ 0 PL_IPI2_IRQ_0 4>,
<__acells__ PL_IPI3_IRQ_0 __intc__ 0 PL_IPI3_IRQ_0 4>,
<__acells__ RPU_IPI0_IRQ_0 __intc__ 0 RPU_IPI0_IRQ_0 4>,
<__acells__ RPU_IPI1_IRQ_0 __intc__ 0 RPU_IPI1_IRQ_0 4>,
<__acells__ APU_IPI0_IRQ_0 __intc__ 0 APU_IPI0_IRQ_0 4>,
<__acells__ TTC0_IRQ_0 __intc__ 0 TTC0_IRQ_0 4>,
<__acells__ TTC0_IRQ_1 __intc__ 0 TTC0_IRQ_1 4>,
<__acells__ TTC0_IRQ_2 __intc__ 0 TTC0_IRQ_2 4>,
<__acells__ TTC1_IRQ_0 __intc__ 0 TTC1_IRQ_0 4>,
<__acells__ TTC1_IRQ_1 __intc__ 0 TTC1_IRQ_1 4>,
<__acells__ TTC1_IRQ_2 __intc__ 0 TTC1_IRQ_2 4>,
<__acells__ TTC2_IRQ_0 __intc__ 0 TTC2_IRQ_0 4>,
<__acells__ TTC2_IRQ_1 __intc__ 0 TTC2_IRQ_1 4>,
<__acells__ TTC2_IRQ_2 __intc__ 0 TTC2_IRQ_2 4>,
<__acells__ TTC3_IRQ_0 __intc__ 0 TTC3_IRQ_0 4>,
<__acells__ TTC3_IRQ_1 __intc__ 0 TTC3_IRQ_1 4>,
<__acells__ TTC3_IRQ_2 __intc__ 0 TTC3_IRQ_2 4>,
<__acells__ SDIO0_IRQ_0 __intc__ 0 SDIO0_IRQ_0 4>,
<__acells__ SDIO1_IRQ_0 __intc__ 0 SDIO1_IRQ_0 4>,
<__acells__ SDIO0_wake_IRQ_0 __intc__ 0 SDIO0_wake_IRQ_0 4>,
<__acells__ SDIO1_wake_IRQ_0 __intc__ 0 SDIO1_wake_IRQ_0 4>,
<__acells__ LP_WDT_IRQ_0 __intc__ 0 LP_WDT_IRQ_0 4>,
<__acells__ CSUPMU_WDT_IRQ_0 __intc__ 0 CSUPMU_WDT_IRQ_0 4>,
<__acells__ ATB_Err_LPD_IRQ_0 __intc__ 0 ATB_Err_LPD_IRQ_0 4>,
<__acells__ AIB_AXI_IRQ_0 __intc__ 0 AIB_AXI_IRQ_0 4>,
<__acells__ AMS_IRQ_0 __intc__ 0 AMS_IRQ_0 4>,
<__acells__ GigabitEth0_IRQ_0 __intc__ 0 GigabitEth0_IRQ_0 4>,
<__acells__ GigabitEth_Wake0_IRQ_0 __intc__ 0 GigabitEth_Wake0_IRQ_0 4>,
<__acells__ GigabitEth1_IRQ_0 __intc__ 0 GigabitEth1_IRQ_0 4>,
<__acells__ GigabitEth_wakeup1_IRQ_0 __intc__ 0 GigabitEth_wakeup1_IRQ_0 4>,
<__acells__ GigabitEth2_IRQ_0 __intc__ 0 GigabitEth2_IRQ_0 4>,
<__acells__ GigabitEth2_wakeup_IRQ_0 __intc__ 0 GigabitEth2_wakeup_IRQ_0 4>,
<__acells__ GigabitEth3_IRQ_0 __intc__ 0 GigabitEth3_IRQ_0 4>,
<__acells__ GigabitEth3_wakeup_IRQ_0 __intc__ 0 GigabitEth3_wakeup_IRQ_0 4>,
<__acells__ USB3_0_Endpoint_IRQ_0 __intc__ 0 USB3_0_Endpoint_IRQ_0 4>,
<__acells__ USB3_0_Endpoint_IRQ_1 __intc__ 0 USB3_0_Endpoint_IRQ_1 4>,
<__acells__ USB3_0_Endpoint_IRQ_2 __intc__ 0 USB3_0_Endpoint_IRQ_2 4>,
<__acells__ USB3_0_Endpoint_IRQ_3 __intc__ 0 USB3_0_Endpoint_IRQ_3 4>,
<__acells__ USB3_0_OTG_IRQ_0 __intc__ 0 USB3_0_OTG_IRQ_0 4>,
<__acells__ USB3_1_Endpoint_IRQ_0 __intc__ 0 USB3_1_Endpoint_IRQ_0 4>,
<__acells__ USB3_1_Endpoint_IRQ_1 __intc__ 0 USB3_1_Endpoint_IRQ_1 4>,
<__acells__ USB3_1_Endpoint_IRQ_2 __intc__ 0 USB3_1_Endpoint_IRQ_2 4>,
<__acells__ USB3_1_Endpoint_IRQ_3 __intc__ 0 USB3_1_Endpoint_IRQ_3 4>,
<__acells__ USB3_1_OTG_IRQ_0 __intc__ 0 USB3_1_OTG_IRQ_0 4>,
<__acells__ USB3_0_1_PMU_WAKEUP_IRQ_0 __intc__ 0 USB3_0_1_PMU_WAKEUP_IRQ_0 4>,
<__acells__ USB3_0_1_PMU_WAKEUP_IRQ_1 __intc__ 0 USB3_0_1_PMU_WAKEUP_IRQ_1 4>,
<__acells__ ADMA_IRQ_0 __intc__ 0 ADMA_IRQ_0 4>,
<__acells__ ADMA_IRQ_1 __intc__ 0 ADMA_IRQ_1 4>,
<__acells__ ADMA_IRQ_2 __intc__ 0 ADMA_IRQ_2 4>,
<__acells__ ADMA_IRQ_3 __intc__ 0 ADMA_IRQ_3 4>,
<__acells__ ADMA_IRQ_4 __intc__ 0 ADMA_IRQ_4 4>,
<__acells__ ADMA_IRQ_5 __intc__ 0 ADMA_IRQ_5 4>,
<__acells__ ADMA_IRQ_6 __intc__ 0 ADMA_IRQ_6 4>,
<__acells__ ADMA_IRQ_7 __intc__ 0 ADMA_IRQ_7 4>,
<__acells__ CSU_IRQ_0 __intc__ 0 CSU_IRQ_0 4>,
<__acells__ CSU_DMA_IRQ_0 __intc__ 0 CSU_DMA_IRQ_0 4>,
<__acells__ EFUSE_IRQ_0 __intc__ 0 EFUSE_IRQ_0 4>,
<__acells__ XMPU_OCM_IRQ_0 __intc__ 0 XMPU_OCM_IRQ_0 4>,
<__acells__ XMPU_SWITCH_IRQ_0 __intc__ 0 XMPU_SWITCH_IRQ_0 4>,
<__acells__ PL_PS_GRP0_IRQ_0 __intc__ 0 PL_PS_GRP0_IRQ_0 4>,
<__acells__ PL_PS_GRP0_IRQ_1 __intc__ 0 PL_PS_GRP0_IRQ_1 4>,
<__acells__ PL_PS_GRP0_IRQ_2 __intc__ 0 PL_PS_GRP0_IRQ_2 4>,
<__acells__ PL_PS_GRP0_IRQ_3 __intc__ 0 PL_PS_GRP0_IRQ_3 4>,
<__acells__ PL_PS_GRP0_IRQ_4 __intc__ 0 PL_PS_GRP0_IRQ_4 4>,
<__acells__ PL_PS_GRP0_IRQ_5 __intc__ 0 PL_PS_GRP0_IRQ_5 4>,
<__acells__ PL_PS_GRP0_IRQ_6 __intc__ 0 PL_PS_GRP0_IRQ_6 4>,
<__acells__ PL_PS_GRP0_IRQ_7 __intc__ 0 PL_PS_GRP0_IRQ_7 4>,
<__acells__ PL_PS_GRP1_IRQ_0 __intc__ 0 PL_PS_GRP1_IRQ_0 4>,
<__acells__ PL_PS_GRP1_IRQ_1 __intc__ 0 PL_PS_GRP1_IRQ_1 4>,
<__acells__ PL_PS_GRP1_IRQ_2 __intc__ 0 PL_PS_GRP1_IRQ_2 4>,
<__acells__ PL_PS_GRP1_IRQ_3 __intc__ 0 PL_PS_GRP1_IRQ_3 4>,
<__acells__ PL_PS_GRP1_IRQ_4 __intc__ 0 PL_PS_GRP1_IRQ_4 4>,
<__acells__ PL_PS_GRP1_IRQ_5 __intc__ 0 PL_PS_GRP1_IRQ_5 4>,
<__acells__ PL_PS_GRP1_IRQ_6 __intc__ 0 PL_PS_GRP1_IRQ_6 4>,
<__acells__ PL_PS_GRP1_IRQ_7 __intc__ 0 PL_PS_GRP1_IRQ_7 4>,
<__acells__ DDR_SS_IRQ_0 __intc__ 0 DDR_SS_IRQ_0 4>,
<__acells__ FP_WDT_IRQ_0 __intc__ 0 FP_WDT_IRQ_0 4>,
<__acells__ PCIE_MSI_IRQ_0 __intc__ 0 PCIE_MSI_IRQ_0 4>,
<__acells__ PCIE_MSI_IRQ_1 __intc__ 0 PCIE_MSI_IRQ_1 4>,
<__acells__ PCIE_Legacy_IRQ_0 __intc__ 0 PCIE_Legacy_IRQ_0 4>,
<__acells__ PCIE_DMA_IRQ_0 __intc__ 0 PCIE_DMA_IRQ_0 4>,
<__acells__ PCIE_MSC_IRQ_0 __intc__ 0 PCIE_MSC_IRQ_0 4>,
<__acells__ DPORT_IRQ_0 __intc__ 0 DPORT_IRQ_0 4>,
<__acells__ siou_irq_IRQ_0 __intc__ 0 siou_irq_IRQ_0 4>,
<__acells__ pcie_APB_IRQ_0 __intc__ 0 pcie_APB_IRQ_0 4>,
<__acells__ AFI0_APB_IRQ_0 __intc__ 0 AFI0_APB_IRQ_0 4>,
<__acells__ AFI1_APB_IRQ_0 __intc__ 0 AFI1_APB_IRQ_0 4>,
<__acells__ AFI2_APB_IRQ_0 __intc__ 0 AFI2_APB_IRQ_0 4>,
<__acells__ AFI3_APB_IRQ_0 __intc__ 0 AFI3_APB_IRQ_0 4>,
<__acells__ AFI4_APB_IRQ_0 __intc__ 0 AFI4_APB_IRQ_0 4>,
<__acells__ AFI5_APB_IRQ_0 __intc__ 0 AFI5_APB_IRQ_0 4>,
<__acells__ SLCR_SECURE_FPD_APB_IRQ_0 __intc__ 0 SLCR_SECURE_FPD_APB_IRQ_0 4>,
<__acells__ SLCR_FPD_APB_IRQ_0 __intc__ 0 SLCR_FPD_APB_IRQ_0 4>,
<__acells__ CRF_int_IRQ_0 __intc__ 0 CRF_int_IRQ_0 4>,
<__acells__ FPD_ATB_Error_IRQ_0 __intc__ 0 FPD_ATB_Error_IRQ_0 4>,
<__acells__ DPDMA_interrupt_IRQ_0 __intc__ 0 DPDMA_interrupt_IRQ_0 4>,
<__acells__ APM_CCI_INTC_IRQ_0 __intc__ 0 APM_CCI_INTC_IRQ_0 4>,
<__acells__ APM_DDR_IRQ_0 __intc__ 0 APM_DDR_IRQ_0 4>,
<__acells__ GDMA_IRQ_0 __intc__ 0 GDMA_IRQ_0 4>,
<__acells__ GDMA_IRQ_1 __intc__ 0 GDMA_IRQ_1 4>,
<__acells__ GDMA_IRQ_2 __intc__ 0 GDMA_IRQ_2 4>,
<__acells__ GDMA_IRQ_3 __intc__ 0 GDMA_IRQ_3 4>,
<__acells__ GDMA_IRQ_4 __intc__ 0 GDMA_IRQ_4 4>,
<__acells__ GDMA_IRQ_5 __intc__ 0 GDMA_IRQ_5 4>,
<__acells__ GDMA_IRQ_6 __intc__ 0 GDMA_IRQ_6 4>,
<__acells__ GDMA_IRQ_7 __intc__ 0 GDMA_IRQ_7 4>,
<__acells__ GPU_IRQ_0 __intc__ 0 GPU_IRQ_0 4>,
<__acells__ SATA_IRQ_0 __intc__ 0 SATA_IRQ_0 4>,
<__acells__ XMPU_DDR0_IRQ_0 __intc__ 0 XMPU_DDR0_IRQ_0 4>,
<__acells__ XMPU_DDR1_IRQ_0 __intc__ 0 XMPU_DDR1_IRQ_0 4>,
<__acells__ XMPU_DDR2_IRQ_0 __intc__ 0 XMPU_DDR2_IRQ_0 4>,
<__acells__ XMPU_DDR3_IRQ_0 __intc__ 0 XMPU_DDR3_IRQ_0 4>,
<__acells__ XMPU_DDR4_IRQ_0 __intc__ 0 XMPU_DDR4_IRQ_0 4>,
<__acells__ XMPU_DDR5_IRQ_0 __intc__ 0 XMPU_DDR5_IRQ_0 4>,
<__acells__ XMPU_FPD_SLAVE_IRQ_0 __intc__ 0 XMPU_FPD_SLAVE_IRQ_0 4>,
<__acells__ APU_CPUMNT_IRQ_0 __intc__ 0 APU_CPUMNT_IRQ_0 4>,
<__acells__ APU_CPUMNT_IRQ_1 __intc__ 0 APU_CPUMNT_IRQ_1 4>,
<__acells__ APU_CPUMNT_IRQ_2 __intc__ 0 APU_CPUMNT_IRQ_2 4>,
<__acells__ APU_CPUMNT_IRQ_3 __intc__ 0 APU_CPUMNT_IRQ_3 4>,
<__acells__ APU_CTI_IRQ_0 __intc__ 0 APU_CTI_IRQ_0 4>,
<__acells__ APU_CTI_IRQ_1 __intc__ 0 APU_CTI_IRQ_1 4>,
<__acells__ APU_CTI_IRQ_2 __intc__ 0 APU_CTI_IRQ_2 4>,
<__acells__ APU_CTI_IRQ_3 __intc__ 0 APU_CTI_IRQ_3 4>,
<__acells__ APU_PMU_IRQ_0 __intc__ 0 APU_PMU_IRQ_0 4>,
<__acells__ APU_PMU_IRQ_1 __intc__ 0 APU_PMU_IRQ_1 4>,
<__acells__ APU_PMU_IRQ_2 __intc__ 0 APU_PMU_IRQ_2 4>,
<__acells__ APU_PMU_IRQ_3 __intc__ 0 APU_PMU_IRQ_3 4>,
<__acells__ APU_COMM_IRQ_0 __intc__ 0 APU_COMM_IRQ_0 4>,
<__acells__ APU_COMM_IRQ_1 __intc__ 0 APU_COMM_IRQ_1 4>,
<__acells__ APU_COMM_IRQ_2 __intc__ 0 APU_COMM_IRQ_2 4>,
<__acells__ APU_COMM_IRQ_3 __intc__ 0 APU_COMM_IRQ_3 4>,
<__acells__ APU_L2ERR_IRQ_0 __intc__ 0 APU_L2ERR_IRQ_0 4>,
<__acells__ APU_EXTERR_IRQ_0 __intc__ 0 APU_EXTERR_IRQ_0 4>,
<__acells__ APU_REGS_IRQ_0 __intc__ 0 APU_REGS_IRQ_0 4>,
<__acells__ INTF_PPD_CCI_IRQ_0 __intc__ 0 INTF_PPD_CCI_IRQ_0 4>,
<__acells__ 155 __intc__ 0 155 4>
#undef __acells__