FPGANeuralNetwork.circ

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  <lib desc="#Wiring" name="0">
    <tool name="Pin">
      <a name="appearance" val="classic"/>
    </tool>
  </lib>
  <lib desc="#Gates" name="1"/>
  <lib desc="#Plexers" name="2"/>
  <lib desc="#Arithmetic" name="3"/>
  <lib desc="#Memory" name="4"/>
  <lib desc="#I/O" name="5"/>
  <lib desc="#TTL" name="6"/>
  <lib desc="#TCL" name="7"/>
  <lib desc="#Base" name="8"/>
  <lib desc="#BFH-Praktika" name="9"/>
  <lib desc="#Input/Output-Extra" name="10"/>
  <lib desc="#Soc" name="11"/>
  <main name="Neuron"/>
  <options>
    <a name="gateUndefined" val="ignore"/>
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    <a name="simrand" val="0"/>
  </options>
  <mappings>
    <tool lib="8" map="Button2" name="Menu Tool"/>
    <tool lib="8" map="Button3" name="Menu Tool"/>
    <tool lib="8" map="Ctrl Button1" name="Menu Tool"/>
  </mappings>
  <toolbar>
    <tool lib="8" name="Poke Tool"/>
    <tool lib="8" name="Edit Tool"/>
    <tool lib="8" name="Wiring Tool"/>
    <tool lib="8" name="Text Tool"/>
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    <tool lib="0" name="Pin"/>
    <tool lib="0" name="Pin">
      <a name="facing" val="west"/>
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    </tool>
    <sep/>
    <tool lib="1" name="NOT Gate"/>
    <tool lib="1" name="AND Gate"/>
    <tool lib="1" name="OR Gate"/>
    <tool lib="1" name="XOR Gate"/>
    <tool lib="1" name="NAND Gate"/>
    <tool lib="1" name="NOR Gate"/>
    <sep/>
    <tool lib="4" name="D Flip-Flop"/>
    <tool lib="4" name="Register"/>
  </toolbar>
  <circuit name="HiddenLayer">
    <a name="appearance" val="logisim_evolution"/>
    <a name="circuit" val="HiddenLayer"/>
    <a name="circuitnamedboxfixedsize" val="true"/>
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      <a name="label" val="RESET"/>
    </comp>
    <comp lib="0" loc="(170,450)" name="Pin">
      <a name="appearance" val="NewPins"/>
      <a name="label" val="NN_INPUT"/>
      <a name="radix" val="16"/>
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    </comp>
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      <a name="appearance" val="NewPins"/>
      <a name="label" val="WEIGHTS1"/>
      <a name="radix" val="16"/>
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    </comp>
    <comp lib="0" loc="(260,540)" name="Pin">
      <a name="appearance" val="NewPins"/>
      <a name="label" val="WEIGHTS2"/>
      <a name="radix" val="16"/>
      <a name="width" val="32"/>
    </comp>
    <comp lib="0" loc="(260,760)" name="Pin">
      <a name="appearance" val="NewPins"/>
      <a name="label" val="WEIGHTS3"/>
      <a name="radix" val="16"/>
      <a name="width" val="32"/>
    </comp>
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    <wire from="(660,330)" to="(690,330)"/>
    <wire from="(710,280)" to="(710,320)"/>
    <wire from="(730,340)" to="(810,340)"/>
    <wire from="(850,350)" to="(870,350)"/>
  </circuit>
  <circuit name="main">
    <a name="appearance" val="logisim_evolution"/>
    <a name="circuit" val="main"/>
    <a name="circuitnamedboxfixedsize" val="true"/>
    <a name="simulationFrequency" val="1.0"/>
    <comp lib="0" loc="(310,300)" name="Pin">
      <a name="appearance" val="classic"/>
      <a name="label" val="reset"/>
    </comp>
    <comp lib="4" loc="(140,410)" name="Register">
      <a name="appearance" val="logisim_evolution"/>
      <a name="label" val="weight2"/>
      <a name="width" val="32"/>
    </comp>
    <comp lib="4" loc="(140,530)" name="Register">
      <a name="appearance" val="logisim_evolution"/>
      <a name="label" val="weight3"/>
      <a name="width" val="32"/>
    </comp>
    <comp lib="4" loc="(230,320)" name="Register">
      <a name="appearance" val="logisim_evolution"/>
      <a name="label" val="weight1"/>
      <a name="width" val="32"/>
    </comp>
    <comp loc="(600,300)" name="HiddenLayer"/>
    <comp loc="(860,290)" name="Sigmoid_Activation_Function">
      <a name="appearance" val="logisim_evolution"/>
    </comp>
    <wire from="(200,440)" to="(310,440)"/>
    <wire from="(200,560)" to="(350,560)"/>
    <wire from="(290,350)" to="(320,350)"/>
    <wire from="(310,300)" to="(380,300)"/>
    <wire from="(310,360)" to="(310,440)"/>
    <wire from="(310,360)" to="(380,360)"/>
    <wire from="(320,320)" to="(320,350)"/>
    <wire from="(320,320)" to="(380,320)"/>
    <wire from="(350,380)" to="(350,560)"/>
    <wire from="(350,380)" to="(380,380)"/>
    <wire from="(600,300)" to="(620,300)"/>
    <wire from="(620,290)" to="(620,300)"/>
    <wire from="(620,290)" to="(640,290)"/>
  </circuit>
  <circuit name="Neuron">
    <a name="appearance" val="logisim_evolution"/>
    <a name="circuit" val="Neuron"/>
    <a name="circuitnamedboxfixedsize" val="true"/>
    <a name="simulationFrequency" val="1.0"/>
    <comp lib="0" loc="(110,160)" name="Pin">
      <a name="appearance" val="NewPins"/>
      <a name="label" val="RESET"/>
    </comp>
    <comp lib="0" loc="(120,650)" name="Pin">
      <a name="appearance" val="NewPins"/>
      <a name="label" val="ENABLE"/>
    </comp>
    <comp lib="0" loc="(410,590)" name="Pin">
      <a name="appearance" val="NewPins"/>
      <a name="label" val="WEIGHT4"/>
      <a name="width" val="8"/>
    </comp>
    <comp lib="0" loc="(420,560)" name="Pin">
      <a name="appearance" val="NewPins"/>
      <a name="label" val="WEIGHT3"/>
      <a name="width" val="8"/>
    </comp>
    <comp lib="0" loc="(430,310)" name="Pin">
      <a name="appearance" val="NewPins"/>
      <a name="label" val="INPUT4"/>
      <a name="width" val="8"/>
    </comp>
    <comp lib="0" loc="(430,530)" name="Pin">
      <a name="appearance" val="NewPins"/>
      <a name="label" val="WEIGHT2"/>
      <a name="width" val="8"/>
    </comp>
    <comp lib="0" loc="(440,280)" name="Pin">
      <a name="appearance" val="NewPins"/>
      <a name="label" val="INPUT3"/>
      <a name="width" val="8"/>
    </comp>
    <comp lib="0" loc="(440,500)" name="Pin">
      <a name="appearance" val="NewPins"/>
      <a name="label" val="WEIGHT1"/>
      <a name="width" val="8"/>
    </comp>
    <comp lib="0" loc="(450,250)" name="Pin">
      <a name="appearance" val="NewPins"/>
      <a name="label" val="INPUT2"/>
      <a name="width" val="8"/>
    </comp>
    <comp lib="0" loc="(460,220)" name="Pin">
      <a name="appearance" val="NewPins"/>
      <a name="label" val="INPUT1"/>
      <a name="width" val="8"/>
    </comp>
    <comp lib="0" loc="(760,350)" name="Pin">
      <a name="appearance" val="NewPins"/>
      <a name="facing" val="west"/>
      <a name="label" val="NEURON_OUT"/>
      <a name="output" val="true"/>
      <a name="width" val="8"/>
    </comp>
    <comp lib="2" loc="(510,320)" name="Multiplexer">
      <a name="select" val="2"/>
      <a name="width" val="8"/>
    </comp>
    <comp lib="2" loc="(560,370)" name="Multiplexer">
      <a name="select" val="2"/>
      <a name="width" val="8"/>
    </comp>
    <comp lib="3" loc="(660,350)" name="Multiplier"/>
    <comp lib="4" loc="(200,320)" name="Counter">
      <a name="appearance" val="logisim_evolution"/>
      <a name="max" val="0x3"/>
      <a name="width" val="2"/>
    </comp>
    <comp lib="4" loc="(680,320)" name="Register">
      <a name="appearance" val="logisim_evolution"/>
    </comp>
    <wire from="(110,160)" to="(140,160)"/>
    <wire from="(120,370)" to="(120,650)"/>
    <wire from="(120,370)" to="(200,370)"/>
    <wire from="(120,650)" to="(680,650)"/>
    <wire from="(140,160)" to="(140,340)"/>
    <wire from="(140,160)" to="(670,160)"/>
    <wire from="(140,340)" to="(200,340)"/>
    <wire from="(200,340)" to="(210,340)"/>
    <wire from="(200,370)" to="(210,370)"/>
    <wire from="(380,430)" to="(490,430)"/>
    <wire from="(410,590)" to="(480,590)"/>
    <wire from="(420,560)" to="(470,560)"/>
    <wire from="(430,310)" to="(440,310)"/>
    <wire from="(430,530)" to="(460,530)"/>
    <wire from="(440,280)" to="(450,280)"/>
    <wire from="(440,310)" to="(440,330)"/>
    <wire from="(440,330)" to="(470,330)"/>
    <wire from="(440,500)" to="(450,500)"/>
    <wire from="(450,250)" to="(460,250)"/>
    <wire from="(450,280)" to="(450,320)"/>
    <wire from="(450,320)" to="(470,320)"/>
    <wire from="(450,350)" to="(450,500)"/>
    <wire from="(450,350)" to="(520,350)"/>
    <wire from="(460,220)" to="(470,220)"/>
    <wire from="(460,250)" to="(460,310)"/>
    <wire from="(460,310)" to="(470,310)"/>
    <wire from="(460,360)" to="(460,530)"/>
    <wire from="(460,360)" to="(520,360)"/>
    <wire from="(470,220)" to="(470,300)"/>
    <wire from="(470,370)" to="(470,560)"/>
    <wire from="(470,370)" to="(520,370)"/>
    <wire from="(480,380)" to="(480,590)"/>
    <wire from="(480,380)" to="(520,380)"/>
    <wire from="(490,340)" to="(490,430)"/>
    <wire from="(490,430)" to="(540,430)"/>
    <wire from="(510,320)" to="(610,320)"/>
    <wire from="(540,390)" to="(540,430)"/>
    <wire from="(560,370)" to="(600,370)"/>
    <wire from="(600,360)" to="(600,370)"/>
    <wire from="(600,360)" to="(620,360)"/>
    <wire from="(610,320)" to="(610,340)"/>
    <wire from="(610,340)" to="(620,340)"/>
    <wire from="(660,350)" to="(680,350)"/>
    <wire from="(670,160)" to="(670,390)"/>
    <wire from="(670,390)" to="(680,390)"/>
    <wire from="(680,350)" to="(690,350)"/>
    <wire from="(680,370)" to="(680,390)"/>
    <wire from="(680,390)" to="(680,650)"/>
    <wire from="(740,350)" to="(760,350)"/>
  </circuit>
  <vhdl name="Sigmoid_Activation_Function">--------------------------------------------------------------------------------&#13;
-- Project :&#13; Hardware_Implemented_Neural_Network
-- File    :&#13; 
-- Autor   :&#13;
-- Date    :&#13; 
--&#13;
--------------------------------------------------------------------------------&#13;
-- Description : 
-- This is a sigmoid function that takes an 8-bit input vector and outputs an 8-bit result vector.
--
--------------------------------------------------------------------------------&#13;
&#13;
LIBRARY ieee;&#13;
USE ieee.std_logic_1164.all;&#13;
&#13;
ENTITY Sigmoid_Activation_Function IS&#13;
  PORT (&#13;
  ------------------------------------------------------------------------------&#13;
  --Insert input ports below&#13;
    x        	: IN  std_logic_vector(7 DOWNTO 0); -- input vector example&#13;
  ------------------------------------------------------------------------------&#13;
  --Insert output ports below&#13;&#13;
    y        	: OUT std_logic_vector(7 DOWNTO 0)  -- output vector example&#13;
    );&#13;
END Sigmoid_Activation_Function;&#13;
&#13;
--------------------------------------------------------------------------------&#13;
-- VHDL Description
--------------------------------------------------------------------------------&#13;
&#13;
-- Sigmoid function output formula: y = 1 / (1 + e^-x)

ARCHITECTURE Behavioural OF Sigmoid_Activation_Function IS&#13;
&#13;
-- creates a 16-bit wide intermediate signal to aid calculatons
signal temp : std_logic_vector(15 downto 0);

BEGIN&#13;
&#13;
-- takes the negation of our input, and pads it with zeroes to make it 16 bits wide to be saved to the intermediate signal "temp"
temp &lt;= NOT x + "0000000000000001";

-- takes the square negation of our input to save to output "y".
y &lt;= std_logic_vector(unsigned(temp)*unsigned(temp));

END Behavioral;&#13;
</vhdl>
  <vhdl name="weight_register">--------------------------------------------------------------------------------&#13;
-- Project :&#13; Hardware_Implemented_Neural_Network
-- File    :&#13; 
-- Autor   :&#13;
-- Date    :&#13;
--&#13;
--------------------------------------------------------------------------------&#13;
-- Description :&#13; 
-- This is a weight register that takes in data and outputs it on the next clock cycle.
--&#13;
--------------------------------------------------------------------------------&#13;
&#13;
-- The weight_register entity has a clock (clk), reset (rst), data, and queue port. 
-- When the reset port is high, the temp signal is set to all 0's. When the clock 
-- port is high (on the rising edge), the temp signal is set to the data. The queue 
-- port is always equal to the temp signal.


LIBRARY IEEE;
USE IEEE.std_logic_1164.ALL;

entity weight_register is
    port(
        clk : IN std_logic;
        rst : IN std_logic;
        data : IN std_logic_vector(7 DOWNTO 0);
        queue : OUT std_logic_vector(7 DOWNTO 0)
    );
END weight_register;

ARCHITECTURE Behavioral OF weight_register IS

signal temp : std_logic_vector(7 DOWNTO 0);
    
BEGIN

process(clk, rst)
BEGIN
   IF(rst='1') THEN
       temp &lt;= (OTHERS =&gt; '0');
   ELSIF(rising_edge(clk)) THEN
       temp &lt;= data;
   END IF;
END PROCESS;

queue &lt;= temp;
    
END Behavioral;</vhdl>
  <vhdl name="gradient_descent">--------------------------------------------------------------------------------&#13;
-- Project :&#13; Hardware_Implemented_Neural_Network
-- File    :&#13;
-- Autor   :&#13;
-- Date    :&#13; 
--&#13;
--------------------------------------------------------------------------------&#13;
-- Description :&#13; 
-- This is a gradient descent algorithm implemented in VHDL.
-- The purpose of the algorithm is to find the weights that minimize the error between the predicted values and the actual values. 
-- The inputs to the entity are the data (x) and the actual values (y). The clock (clk) and reset (rst) signals are also inputs.
-- The output (done) is '1' when the predicted values match the actual values. 
-- The algorithm consists of four states. In state 0, the error is calculated for each bit of data.
-- In state 1, the delta is calculated. In state 2, the weights are updated. In state 3, the predicted values are updated.
--
--------------------------------------------------------------------------------&#13;
&#13;
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.all;

ENTITY gradient_descent IS
PORT(
    x : IN std_logic_vector(7 downto 0);
    y : IN std_logic_vector(7 downto 0);
    clk : IN std_logic;
    rst : IN std_logic;
    done : OUT std_logic
    );
END gradient_descent;

--------------------------------------------------------------------------------
--Complete your VHDL description below
--------------------------------------------------------------------------------

ARCHITECTURE Behavioral OF gradient_descent IS

signal state : integer range 0 to 3 := 0;
signal count : integer range 0 to 7 := 0;
signal error : std_logic_vector(3 downto 0) := (others =&gt; '0');
signal y_hat : std_logic_vector(7 downto 0) := (others =&gt; '0');
signal delta : std_logic_vector(3 downto 0) := (others =&gt; '0');
signal weight : std_logic_vector(3 downto 0) := "0001";
constant learning_rate : real := 0.1;

BEGIN

process(clk, rst)
begin
    if(rst = '1') then
        state &lt;= 0;
        count &lt;= 0;
        error &lt;= (others =&gt; '0');
        y_hat &lt;= (others =&gt; '0');
    elsif(rising_edge(clk)) then
        case state is
            when 0 =&gt;
                if(count &lt; 8) then
                    error &lt;= error + (x(count) xor y_hat(count));
                    count &lt;= count + 1;
                else
                    count &lt;= 0;
                    state &lt;= 1;
                end if;
            when 1 =&gt;
                delta &lt;= error * weight;
                state &lt;= 2;
            when 2 =&gt;
                weight &lt;= weight - (learning_rate * delta);
                state &lt;= 3;
            when 3 =&gt;
                state &lt;= 0;
                y_hat &lt;= y_hat + delta;
        end case;
    end if;
end process;

done &lt;= '1' when y_hat = y else '0';

END Behavioral;
</vhdl>
</project>